写在最前 guidebook 文件夹下，主要是介绍计算机组成原理的实验平台，以及 Verilog 组合逻辑的基础语法， 使用 assign 语句对输出信号赋值，使用 always 块对reg型变量赋值(always块内只能赋值 reg 型变量)， 使用 always 语句描述状态机的状态转换，以及 if 语句必须加上 ...